「産総研」

  独立行政法人 産業技術総合研究所【理事長 野間口 有】(以下「産総研」という)ナノ電子デバイス研究センター【研究センター長 金山 敏彦】極限構造トランジスタ研究チーム 太田 裕之 研究チーム長、右田 真司 主任研究員は、0.5 nmの非常に薄い高誘電率ゲート絶縁膜を製造する新しい技術を開発した。

 この技術は、現行の半導体デバイス製造プロセスを改良したものである。高誘電率材料の結晶化過程に注目し、結晶成長を精密にコントロールする熱処理プロセスを取り入れた結果、シリコン基板との界面に低誘電率層が生成しない高誘電率結晶膜の合成技術を開発した。この技術で合成した高誘電率結晶膜をMOSトランジスタのゲート絶縁膜として用いると、シリコン酸化膜(SiO2)換算膜厚で0.5 nmまで薄膜化することができ、漏れ電流量が6桁小さくなることを確認した。MOSトランジスタのゲート絶縁膜の漏れ電流は集積回路の消費電力の大きな部分を占めているが、今回開発した高誘電率ゲート絶縁膜は、より低消費電力な集積回路の製造に貢献することが期待される

 本研究開発は、独立行政法人 新エネルギー・産業技術総合開発機構(NEDO)の「次世代半導体材料・プロセス基盤(MIRAI)プロジェクト」の委託を受けて行ったものであり、技術の詳細は、2010年12月6~8日にサンフランシスコで開催されている国際会議「International Electron Devices Meeting」で発表された。


by momotaro-sakura | 2010-12-17 14:06